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좁은 골목에 전선과 차량을 동시에 밀어 넣는 것처럼, 미세한 칩의 앞면에는 전력 배선과 신호 배선이 함께 놓인다. TSMC는 이 충돌을 피하기 위해 옹스트롬급 CMOS 플랫폼 A16에서 전력 공급 경로를 칩 뒷면으로 옮기는 기술을 개발·검증했다고 전자신문이 18일 보도했다.
Just as power lines and vehicles are forced into the same narrow street, power wiring and signal wiring share the front side of a miniaturized chip. To avoid this conflict, TSMC has developed and validated technology that moves the power delivery path to the back of the chip in its angstrom-class CMOS platform A16, Electronic Times reported on the 18th.
핵심은 전력망을 옮기고도 설계의 앞면은 크게 흔들지 않았다는 데 있다. TSMC는 ‘슈퍼 파워 레일’ 방식을 적용해 칩 뒷면의 전용 접촉부로 각 트랜지스터의 소스와 드레인에 전력을 연결했다. 앞면의 게이트 구조와 셀 크기, 레이아웃 면적을 거의 바꾸지 않아 N2P 공정의 게이트 밀도와 설계 유연성인 나노플렉스를 유지했다는 설명이다.
The key point is that the company moved the power grid without significantly disrupting the front side of the design. TSMC applied its “super power rail” approach to connect power to each transistor’s source and drain through dedicated contacts on the back of the chip. The company says it preserved the N2P process’s gate density and NanoFlex design flexibility by leaving the front-side gate structure, cell size and layout area largely unchanged.
기존 후면 전력 기술은 전력 배선을 분리하는 대신 셀 라이브러리와 셀 아키텍처를 다시 설계해야 하는 부담이 따랐다. 전자신문은 후면 전력 공급을 먼저 상용화한 인텔이 테스트 과정에서 핀 수와 금속 피치, 셀 구성을 조정했다고 전했다. TSMC의 접근은 전력 공급 방식을 바꾸면서 기존 설계 자산을 더 많이 이어가는 쪽에 가깝다.
Existing backside power technologies came with the burden of redesigning cell libraries and cell architectures in exchange for separating the power wiring. Electronic Times reported that Intel, which commercialized backside power delivery first, adjusted the number of fins, metal pitch and cell configuration during testing. TSMC’s approach is closer to changing the power delivery method while carrying forward more of the existing design assets.
수치로 보면 N2P 대비 같은 전력에서 속도를 8~10% 높이거나, 같은 속도에서 전력을 15~20% 줄일 수 있다. 칩 밀도도 8~10% 높아질 수 있다. 신호 경로가 복잡하고 전력 소모가 큰 AI 가속기와 고성능 컴퓨팅 칩에서 설계 변경 부담을 줄이면서 성능과 전력 효율을 함께 노릴 수 있다는 의미다. 이 수치는 TSMC의 개발·검증 결과이며, A16 양산은 올해 4분기부터 시작될 예정이다.
In numerical terms, compared with N2P, speed can increase by 8–10% at the same power, or power consumption can decrease by 15–20% at the same speed. Chip density could also increase by 8–10%. This means the technology could target both performance and power efficiency in AI accelerators and high-performance computing chips, where signal paths are complex and power consumption is high, while reducing the burden of design changes. These figures are from TSMC’s development and validation results, and A16 mass production is scheduled to begin in the fourth quarter of this year.
그래서 달라지는 것은 설계팀의 시간과 선택지다. 전력망을 뒷면으로 보내면서도 기존 셀과 설계 노하우를 활용할 수 있다면, AI와 고성능 컴퓨팅용 칩은 전력 효율을 높이는 과정에서 설계를 처음부터 다시 짜야 하는 부담을 덜 수 있다.
What changes, then, is the design team’s time and range of options. If existing cells and design expertise can be used while sending the power grid to the back side, AI and high-performance computing chips will face less pressure to be redesigned from scratch as engineers seek to improve power efficiency.